Trang chủ > Tin tức > Nội dung

BT81X (815/6) Giao diện song song công cụ đồ họa EVE tiên tiến

May 09, 2019

Giao diện song song RGB bao gồm 29 tín hiệu - DISP, PCLK, VSYNC, HSYNC, DE, mỗi tín hiệu 8 tín hiệu cho R,
G và B.
Một bộ các thanh ghi RGB cấu hình các tham số hoạt động và thời gian LCD.
REG_PCLK là ước số của PCLK. Giá trị mặc định là 0, có nghĩa là đầu ra PCLK bị tắt. Khi nào
REG_PCLK không có 0 (1-1023), tần số PCLK có thể được tính là:
Tần số PCLK = Tần số đồng hồ hệ thống / REG_PCLK
Tần số đồng hồ hệ thống BT815 / 6 được lập trình. Một số tần số PCLK có thể
Hỗ trợ BT815 / 6 được liệt kê trong Bảng 4-11.
image

REG_PCLK_POL xác định cực của đồng hồ, với 0 cho cạnh đồng hồ hoạt động dương và 1 cho đồng hồ âm
cạnh.
REG_CSPREAD kiểm soát quá trình chuyển đổi tín hiệu RGB đối với cạnh đồng hồ hoạt động PCLK. Khi nào
Các tín hiệu REG_CSPREAD = 0, R [7: 0], G [7: 0] và B [7: 0] thay đổi theo cạnh hoạt động của PCLK. Khi nào
REG_CSPREAD = 1, R [7: 0] thay đổi sớm đồng hồ PCLK và B [7: 0] đồng hồ PCLK sau, giúp giảm
tiếng ồn chuyển đổi.
REG_DITHER cho phép hoà sắc màu. Tùy chọn này cải thiện sự xuất hiện nửa tông trên màn hình.
Trong nội bộ, công cụ đồ họa tính toán các giá trị màu với độ chính xác 8 bit; tuy nhiên, màu LCD
ở độ chính xác thấp hơn là đủ.
REG_OUTBITS cho chiều rộng bit của mỗi kênh màu; mặc định là 8/8/8 bit cho mỗi màu R / G / B.
Giá trị thấp hơn có nghĩa là đầu ra ít bit hơn cho mỗi kênh cho phép phối màu trên màn hình LCD có độ chính xác thấp hơn
hiển thị.
REG_SWIZZLE kiểm soát việc sắp xếp các chân màu đầu ra, để giúp PCB định tuyến LCD khác nhau
sắp xếp bảng điều khiển. Bit 0 của thanh ghi làm cho thứ tự các bit trong mỗi kênh màu bị đảo ngược.
Bits 1-3 điều khiển thứ tự RGB. Đặt Bit 1 khiến các kênh R và B bị tráo đổi. Cài đặt Bit 3 cho phép
xoay để được kích hoạt. Nếu Bit 3 được đặt, thì (R, G, B) được xoay phải nếu bit 2 là một hoặc trái nếu bit 2 bằng 0.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 và REG_HSYNC1 xác định chiều ngang LCD
thời gian. Mỗi thanh ghi có 12 bit để cho phép phạm vi lập trình 0-4095 chu kỳ PCLK. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 và REG_VSYNC1 xác định thời gian dọc của màn hình LCD. Mỗi
thanh ghi có 12 bit để cho phép phạm vi lập trình từ 0 đến 4095 dòng.

image

image

image